=head1 NAME faq - Salent Frequently Asked Questions =head1 DESCRIPTION 本文档列举了有关 Salent 项目的常见问题及其解答。如果你的问题未出 现在该列表中，或者对某个问题有更好的答案，请来函告知。谢谢。 =head1 Questions And Answers =head2 何为 Salent 项目？ Salent 项目是章亦春为适应学校计算机组成课程设计的要求开发的支持 x86 常用指令集的计算机硬件系统。该项目自 2005 年 6 月底启动以来，开发 工作一直延续至今。 =head2 为何名为 Salent ？ Salent 是本项目最初的两个开发人员仲伟祥(sal)和章亦春(agent)的 英文名的字母组合： SAL-ENT。 =head2 Salent 使用了何种语言？ Salent 项目的最终产品是硬件设计，当然会使用到硬件描述语言。我们经 过权衡，最终选择了 Verilog HDL。不过，值得一提的是，在设计与测试 环节中，我们还广泛使用了众多软件编程语言以辅助硬件开发。这其中包括 Perl5，C/C++，Tcl，以及 MASM。 =head2 江苏大学教授的 VHDL 语言你们为什么不采纳？ 说实话，从学校教授 VHDL 的第一天起，我就对它没有什么好感。即便是很简 单的设计，用 VHDL 描述起来也显得相当笨重。在学习 Verilog HDL 之前 我在 Google 中稍稍搜索了一下“Verilog vs. VHDL”，结果看到 VHDL 占 了压倒性优势（至少是在美国）。Salent 项目走到今天，事实也已经证明我 们当初的选择是明智的。 =head2 Salent 项目设计的处理器具体支持哪些 x86 指令集？ 按照计划，Salent 芯片将支持整个“非 64 位通用目的指令集”和“FPU 浮点 运算指令集”。至本文档编写之时，Salent 的指令译码器（IDU）已能正确 解译上述两个指令集的所有指令了。 =head2 Salent 目前的进展如何？ 目前，逻辑算术单元 ALU 和随机访问存储器 RAM 已经完成设计与测试。指令 译码器 IDU 已完成状态机和基本算法的测试（通过 IDU 的 Perl 和 C 版本 的纯软件实现），并且已经得到了 Verilog HDL 的实现代码。但是 Verilog HDL 版本的实现尚有待于进行测试。内存管理单元 MMU 的 Verilog HDL 实现由万珣新编写，他已用 ModelSim SE 对他的设计进行了手工测试。 作为整台模型机之核心的指令执行单元（IEU）目前只完成了一些初步的准备，开发工作尚未正式启动。 =head1 AUTHOR Agent Zhang (章亦春) Eagent2002@126.comE 3030602110 计算机0304班 计算机科学与通信工程学院 江苏大学 =head1 COPYRIGHT Copyright (c) 2005 Agent Zhang This document is free. You can modify and/or redistribute it under the same terms as Perl.